Ingat bahawa sel memori statik berdasarkan peringkat transistor, yang boleh mengandungi sehingga 10 transistor. Sejak transistor pensuisan dari satu negeri ke negeri lain adalah sedikit sahaja, maka kelajuan ingatan statik yang tinggi.
Cache ialah sejumlah kecil dan diletakkan secara langsung pada cip pemproses. Kelajuannya adalah lebih tinggi daripada di dalam memori yang dinamik (modul RAM), tetapi lebih rendah daripada yang umum-tujuan daftar (Ron) CPU.
Buat kali pertama cache adalah pada 386 komputer dan terletak pada papan induk. Motherboard 386 DX mempunyai kapasiti cache 64-256 KB. Pemproses 486 sudah mempunyai cache terletak pada cip pemproses, tetapi cache pada papan induk yang telah disimpan. Cache sistem telah menjadi memori dua-peringkat, atas cip menjadi diketahuicache peringkat pertama (L1), dan pada motherboard -cache peringkat kedua (L2). Lama kelamaan, tahap cache yang kedua "dipindahkan" pemproses atas cip. Pertama menyebabkan pemproses AMD K6-III (L1 = 64 Kb, L2 = 256 Kb).
Kehadiran dua tahap cache memerlukan penubuhan mekanisme interaksi mereka dengan satu sama lain. Terdapat dua pilihan untuk pertukaran maklumat antara cache pertama dan tahap kedua, atau sebagaimana yang mereka katakan, dua cache seni bina: inklusif dan eksklusif.
Cache Inclusive
Seni bina termasuk melibatkan pertindihan maklumat yang disimpan di L1 dan L2.
Skim ini kerja-kerja seperti berikut. Apabila menyalin data dari cache RAM adalah dua salinan, satu salinan disimpan di dalam L2, salinan lain - di L1. Apabila L1 sepenuhnya diisi, maklumat yang digantikan dengan prinsip menghapuskan paling "data lama" -LRU (Least-baru Terpakai). Begitu juga yang berlaku dengan tahap cache yang kedua, tetapi kerana jumlah yang lebih, dan disimpan di sana lebih lama.
Apabila membaca maklumat dari cache pemproses, ia diambil dari L1. Jika maklumat yang dikehendaki dalam cache peringkat pertama di sana, ia diperiksa di L2. Jika anda memerlukan maklumat dalam cache peringkat kedua ditemui, ia telah diulang di L1 (yang LRU prinsip), dan kemudian dihantar kepada pemproses. Jika anda memerlukan maklumat tidak dijumpai dalam cache dan peringkat kedua, ia membaca dari RAM skim yang dinyatakan di atas.
Seni bina termasuk digunakan dalam sistem di mana perbezaan dalam cache jilid pertama dan tahap kedua tinggi. Sebagai contoh, Pentium 3 (Coppermine): L1 = 16 KB, L2 = 256 Kb; Pentium 4: L1 = 16 KB, L2 = 1024 Kb. Dalam sistem tersebut, diulang sebahagian kecil daripada tahap cache yang kedua, ia adalah harga yang agak munasabah untuk memudahkan mekanisme inklusif.
Cache eksklusif
Cache Eksklusif melibatkan maklumat unik disimpan di L1 dan L2.
Apabila membaca data dari memori ke cache - maklumat segera masuk ke dalam L1. Apabila L1 penuh, maka maklumat LRU prinsip dipindahkan dari L1 L2 untuk.
Jika anda membaca pemproses maklumat dengan maklumat L1 dikehendaki dijumpai, ia diperiksa di L2. Jika anda memerlukan maklumat yang terdapat dalam L2, kemudian cache LRU prinsip pertama dan tahap kedua berkongsian baris (paling "lama" dari garis L1 diletakkan di dalam L2, dan di tempatnya ditulis di barisan L2). Jika anda tidak memerlukan maklumat didapati dan L2, ia adalah rayuan kepada skim RAM yang dinyatakan di atas.
Senibina digunakan dalam sistem di mana perbezaan antara tahap cache yang pertama dan kedua adalah agak kecil. Sebagai contoh, Athlon XP: L1 = 64 Kb, L2 = 256 Kb. Dalam seni bina cache eksklusif digunakan dengan lebih cekap, tetapi skim mekanisme eksklusif jauh lebih sukar.
Interaksi cache RAM
Sejak cache adalah sangat cepat, ia diletakkan dalam maklumat cache, yang sering dirujuk pemproses - yang mempercepatkan ia berfungsi. Maklumat dalam RAM diletakkan di dalam cache, dan kemudian ternyata pemproses. Terdapat beberapa skim interaksi antara cache dan ingatan utama.
Memori cache dengan pemetaan langsung. Versi paling mudah interaksi cache RAM. RAM dibahagikan kepada segmen (muka surat), tahap kelantangan jumlah cache keseluruhan (contohnya, jumlah 64 KB cache dan ingatan dibahagikan kepada muka surat 64 KB). Interaksi cache RAM, satu muka surat diletakkan dalam cache RAM, bermula dari sifar alamat (iaitu dari cache bermula). Pada interaksi reoperation, halaman seterusnya diletakkan di atas yang sedia ada - iaitu, sebenarnya, data yang lama diganti oleh arus.
Kebaikan: Panel Organisasi mudah, pencarian yang minimum.
Kelemahan: penggunaan yang tidak cekap keseluruhan isipadu cache - ia tidak perlu bahawa data akan menduduki keseluruhan isipadu cache, mereka boleh mengambil dan 10%, tetapi sekeping seterusnya menghapuskan data yang sebelumnya, jadi kita sebenarnya cache jumlah yang lebih kecil.
Pendailan-bersekutu cache. Semua jumlah cache dibahagikan kepada beberapa segmen yang sama, pelbagai dviytsi dalam seluruh tahap (2, 4, 8). Sebagai contoh, 64 KB cache boleh dibahagikan kepada:
Segmen 2 32 KB setiap satu;
Segmen 4 hingga 16 kB setiap satu;
8 segmen dan setiap 8 KB.
Pentium 3 dan 4 adalah cache struktur 8-saluran (cache dibahagikan kepada 8 segmen); Athlon Thunderbird - 16 saluran.
Dalam perjanjian tersebut, RAM yang dibahagikan kepada tahap halaman dari segi satu segmen cache (cache satu bank). Page RAM tertulis kepada bank cache pertama; Laman depan - dalam bank cache yang kedua dan seterusnya, sehingga semua bank cache dipenuhi. Rekod Maklumat lanjut cache di bank, yang tidak digunakan yang paling lama (termasuk maklumat yang paling "lama").
Kebaikan: meningkatkan kecekapan saiz cache keseluruhan - yang lebih besar bank-bank cache (atas associativity), semakin tinggi kecekapan.
Kelemahan: pengurusan yang lebih kompleks cache; masa tambahan untuk menganalisis maklumat.
Cache bersekutu. Kes ini menghadkan pilihan sebelumnya, apabila jumlah bank cache adalah sama dengan satu garis cache (saham adalah tempat). Oleh itu mana-mana RAM talian boleh disimpan di mana-mana lokasi cache.
Cache penyimpanan pelbagai terdiri daripada baris yang sama panjang. Kapasiti garis ini adalah sama dengan saiz schytыvaemoho pakej RAM 1 kitaran (contohnya, Pentium 3-32 bait; Pentium 4-64 bait). Garis ini dimuatkan ke dalam cache dan hanya diekstrak sepenuhnya.
Kebaikan: kecekapan ruang maksimum cache.
Kelemahan: sisa terbesar masa mencari maklumat.